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MBZ2200¦ÌF6.3V[ 13m¦¸/2550mA]
YXG 220¦ÌF 25V[130m¦¸/ 640mA]
YXG1000¦ÌF6.3V[130m¦¸/ 640mA]
ZL 330¦ÌF6.3V[130m¦¸/ 405mA]
ZL1200¦ÌF6.3V[ 38m¦¸/1430mA]
CA1000¦ÌF 16V[ 66m¦¸/ 950mA]
CA1000¦ÌF6.3V[150m¦¸/ 560mA]
WX 330¦ÌF6.3V[130m¦¸/ 405mA]
WX1500¦ÌF6.3V[ 23m¦¸/1820mA]
FJ1500¦ÌF6.3V[ 16m¦¸/1870mA]

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50h:Request Phase Control (00h)

7 CPU Hardwired IOQ (In Order Queue) Size
0 1-Level
1 4-Level

6 Read-Around-Write
0 Disable(default)
1 Enable

5 Reserved always reads 0

4 Defer Retry When HLOCK Active
0 Disable(default)
1 Enable

3-1 Reserved always reads 0

0 CPU / PCI Master Read DRAM Timing
0 Start DRAM read after snoop complete(default)
1 Start DRAM read before snoop complete

¡á51H-D8H[11011000]¡á
51h:Response Phase Control (00h)

7 CPU Read DRAM 0ws for B2B Read Transactions
0 Disable(default)
1 Enable

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6 CPU Write DRAM 0ws for B2B Write Transactions
0 Disable(default)
1 Enable

¡¡¤³¤Î¥Ó¥Ã¥È¤¬ÀßÄꤵ¤ì¤Ê¤¤¤È¡¢¥é¥¤¥È¥È¥é¥ó¥¶¥¯¥·¥ç¥ó¤Î´Ö¤Ë¤Ï¾¯¤Ê¤¯¤È¤â1TÍ·µÙ»þ´Ö¤¬¤¢¤ë¤À¤í¤¦¡£

5 Reserved always reads 0

4 Fast Response (HIT/HITM sample 1T earlier)
0 Disable(default)
1 Enable

3 Non-Posted IOW
0 Disable(default)
1 Enable

2-1 Reserved always reads 0

0 Concurrent PCI Master / Host Operation
0 Disable(default)
1 Enable -

¡¡¥Ç¥£¥»¡¼¥Ö¥ë¤À¤ÈPCI¥ª¥Ú¥ì¡¼¥·¥ç¥ó¤Î´ÖÃæ CPU bus¤¬ÀêÍ­¤µ¤ì¤ë(BPRI¥¢¥µ¡¼¥È)¡£¥¤¥Í¡¼¥Ö¥ë¤À¤ÈADS#¥¢¥µ¡¼¥È¤ÎÁ°¤ËÍ׵ᤵ¤ì¤ë¤À¤±¡£


¡ú693A¤½¤Î¾HostBridgeÀßÄê
¡¡*¤¬Êѹ¹¤·¤¿¥¢¥É¥ì¥¹¡£³Æ´Ä¶­²¼¤ÇºÇŬÃͤǤ¢¤ëÊݾڤÏ̵¤¤¡£

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51:D8[11011000]¢ªD9[11011001]*
52:C8[11001000]¢ªC8[11001000]
53:00[00000000]¢ª00[00000000]
54:00[00000000]¢ª00[00000000]
55:00[00000000]¢ª00[00000000]
56:10[00010000]¢ª10[00010000]
57:10[00010000]¢ª10[00010000]
58:08[00001000]¢ª08[00001000]
59:00[00000000]¢ª00[00000000]
5A:00[00000000]¢ª00[00000000]
5B:00[00000000]¢ª00[00000000]
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